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[經驗] 【微信精選】搞定PCB信號完整性,只需9步!都可以學會

2019-9-25 07:30:00  223 耦合器 PCB
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隨著高速器件的使用和高速數字系統設計越來越多,系統數據率、時鐘 速率和電路密集度都在不斷地增加。在這種設計中,系統快斜率瞬變和工作頻率很高,電纜、互連、印制板(PCB)和硅片將表現出與低速設計截然不同的行為,即出現信號完整性問題。



1、反射:信號在傳輸線上傳輸時,當高速PCB上傳輸線的特征阻抗與信號的源端阻抗 或負載阻抗不匹配時,信號會發生反射,使信號波形出現過沖、下沖和由此導致的振鈴現象。過沖(Overs hoot)是指信號跳變的第一個峰值(或谷值),它是在電源電平之上或參考地電平之下的額外電壓效應;

2、 串擾:在PCB中,串擾是指當信號在傳輸線上傳播時,因電磁能量通過互容和互感合 對相鄰的傳輸線產生的不期望的噪聲干擾,它是由不同結構引起的電磁場在同一區域里的相互作用而產生的?;ト菀l耦合 電流,稱為容性串擾;而互感引發耦合電壓,稱為感性串擾。在PCB上,串擾與走線長度、信號線間距,以及參考地平面的狀況等有關。
3、信號延遲和時序錯誤:信號在PCB的導線上以有限的速度傳輸,信號從驅動端發出到達接收端,其間存在一個傳輸延遲。過多的信號延遲或者信號延遲不匹配可能導致時序錯誤和邏輯器件功能混亂。


PCB信號完整性的步驟






在信號完整的理想情況下,所有高速節點應該布線在阻抗控制內層(例如帶狀線)。要使SI最佳并保持電路板去耦,就應該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層,你就只有將就了。如果根本就沒有電源層,根據定義你可能會遇到SI問題。你還可能遇到這樣的情況,即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。 
3、串擾和阻抗控制

比如,欲將時鐘到數據信號節點的串擾限制在100mV以內,卻要信號走線保持平行,你就可以通過計算或仿真,找到在任何給定布線層上信號之間的最小允許間距。同時,如果設計中包含阻抗重要的節點(或者是時鐘或者專用高速內存架構),你就必須將布線放置在一層(或若干層)上以得到想要的阻抗。

延遲和時滯是時鐘布線必須考慮的關鍵因素。因為時序要求嚴格,這種節點通常必須采用端接器件才能達到最佳SI質量。要預先確定這些節點,同時將調節元器件放置和布線所需要的時間加以計劃,以便調整信號完整性設計的指針。
5、技術選擇

在新型FPGA編程技術或者用戶定義ASIC中,可以找到驅動技術的優越性。采用這些定制(或者半定制)器件,你就有很大的余地選定驅動幅度和速度。設計初期,要滿足FPGA(或ASIC)設計時間的要求并確定恰當的輸出選擇,如果可能的話,還要包括引腳選擇。

最后,在預布線和布線階段你應該建立一系列設計指南,它們包括:目標層阻抗、布線間距、傾向采用的器件工藝、重要節點拓撲和端接規劃。

預布線SI規劃的基本過程是首先定義輸入參數范圍(驅動幅度、阻抗、跟蹤速度)和可能的拓撲范圍(最小/最大長度、短線長度等),然后運行每一個可能的仿真組合,分析時序和SI仿真結果,最后找到可以接受的數值范圍。

在其它應用中,這個過程可以用來確定與系統時序指針不兼容的引腳或者器件的布局。此時,有可能完全確定需要手工布線的節點或者不需要端接的節點。對于可編程器件和ASIC來說,此時還可以調整輸出驅動的選擇,以便改進SI設計或避免采用離散端接器件。

一般來說,SI設計指導規則很難保證實際布線完成之后不出現SI或時序問題。即使設計是在指南的引導下進行,除非你能夠持續自動檢查設計,否則,根本無法保證設計完全遵守準則,因而難免出現問題。布線后SI仿真檢查將允許有計劃地打破(或者改變)設計規則,但是這只是出于成本考慮或者嚴格的布線要求下所做的必要工作。(
8、后制造階段


關于模型選擇的文章很多,進行靜態時序驗證的工程師們可能已經注意到,盡管從器件數據表可以獲得所有的數據,要建立一個模型仍然很困難。SI仿真模型正好相反,模型的建立容易,但是模型數據卻很難獲得。本質上,SI模型數據唯一的可靠來源是IC供貨商,他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體,但是IBIS模型的建立及其品質的保證卻成本高昂,IC供貨商對此投資仍然需要市場需求的推動作用,而電路板制造商可能是唯一的需方市場。

  

通過總結影響信號完整性的因素,在PCB設計過程較好地確保信號完整性,可以從以下幾個方面來考慮。

(2)最小化平行布線的走線長度。
  

(4)縮短信號走線到參考平面的距離間隔。

(5)降低走線阻抗和信號驅動電平。

(6)終端匹配??稍黾咏K端匹配電路或者匹配元件。

(7)避免相互平行的走線布線,為走線間提供足夠的走線間隔,減小電感耦合。

相關經驗

王棟春 2019-9-25 08:53:55
學習了      不過多練練才行
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